计数器是用于计算事件发生的次数的电子电路。在数字电子技术计数器是用一系列的人字拖。尽管任何触发器都可以适当地连接以形成计数器，但最广泛使用的是D和JK触发器(图1)。
众所周知，触发器是双态器件，这意味着它们有两种状态，要么是0(0)，要么是1(1)。因此，单个触发器可以跟踪两个计数，即从0计数到1，因此称为模2 (mod-2)计数器。
在相同的地面，可以预期串联连接的两个触发器以形成从0到3的2位计数器，其中包含4个状态，因此可以称为Mod-4计数器。概括，一个得到n位或mod-n计数器2N从0到(2N-1)通过级联n个触发器。然而，要表现为计数器，触发器必须在其输入端由high(逻辑状态1)驱动，无论是D类型还是jk类型。这背后的原因可以被理解的真理表由表I给出。
考虑D触发器，可以看出，只有在高输入时，输出才会发生变化。同样的JK触发器输出状态保持不变(当J = K = 0时)或固定为特定值(当J = 0且K = 1时为0;当J = 1和K = 0时为1)对于所有情况，当它们都很高时。在计数器中，状态预计会发生变化，而不会保持与特定值绑定。因此，当' 1 '在这些触发器的输入上被驱动时，它们充当1位计数器(图2)。
计数器的特性由触发器之间的互连方式决定。计数器可以
- 异步或同步，
- 向上或向下的计数器和/或
- 正边缘或负边缘的触发取决于在触发器的时钟输入端提供的连接。计数器的行为可以用时序图(波形)、真值表和/或状态图来解释。
图3显示了通过级联三个正边缘触发D触发器形成的3位异步UP-计数器。这里所有的输入（d0.，D.1和D2）很高。触发器1（FF1）的时钟输入由外部时钟脉冲驱动，而第二和第三（FF2和FF3）的驱动由
分别。这里FF1的运算依赖于外部时钟脉冲序列，FF2和FF3的运算依赖于外部时钟脉冲序列
。这是符合工作的事实人字拖取决于时钟输入。
假设计数器的初始状态为Q2问：1问：0.= 111，只是为了了解柜台的工作。在这种情况下，对于第一个时钟脉冲Q0.位从0到1的切换。这意味着
bit从0到1切换，这进一步充当FF2的正时钟脉冲（由图4中的红色箭头表示），改变其输出位Q1从1到0。这个转换切换Q2位从1到0，因为它是由转换触发的
从0到1.因此，对于第一时钟脉冲，计数器的输出将为000。
然后用于第二时钟脉冲Q的前沿0.再次从0到1切换，这意味着
从1到0开始。这像一个后缘，因此，FF2的状态没有变化，导致Q1保持在0。由于FF1的状态不变，所以FF3的状态也保持不变，产生Q1= Q.2= 0。因此，我们有001作为计数器的输出。基于同样的理由，我们可以看到第三个时钟脉冲Q0.= 0且
= 1.因此可以注意到FF2中的状态转换，从而产生Q1= 1,
= 0.然而，FF3的输出保持低，因为信号在其CLK引脚上没有正转换。这将计数器输出产生为011.时钟脉冲4处的触发器的行为类似于时钟脉冲2的行为，除了这种情况下的输出位的状态。第五钟脉冲，q0.= 0（因此
= 1);问：1= 0（因此
= 1)
从0到1触发FF3将其状态从0更改为1，结果在计数器的输出处为101。对于进一步的时钟脉冲，计数器的输出可以在相同的基础上得到。但在第8次时钟脉冲后，序列重复如图5的状态图和表II给出的真值表所示。
一般来说，我们可以看到，对于类似于图3的n位计数器，最低位(LSB) = 2O.切换每个时钟周期，而下一个更高的位只在它们的前一个位将其状态从1更改为0时进行切换。例如,问23位上计数器中的位只会在Q时改变其状态1比特从1到0变为0（除了
从图4中的0转换为0到1）。这可以被视为虽然波纹传播通过布置人字拖因此计数器称为纹波计数器。此外，所有触发器都不会同时触发。因此，它们本质上是异步的。
当传播延迟与触发器相关联时，异步计数器的纹波效应造成了一个问题。为了克服这个问题，计数器的设计使组成计数器的所有触发器的时钟输入由相同的输入时钟脉冲序列驱动。这些被称为同步计数器(图6)。这导致所有触发器同时改变它们的状态，消除了异步计数器遇到的延迟。
从图6可以看出，所有触发器的输入都不像异步计数器那样驱动得高(图3)。对于同步计数器，连接到触发器的输入管脚(D0.FF1，D1FF2和D2FF3）根据柜台预期的状态序列来决定。由于图X中所示的计数器类似于其图3所示的反部分，所以状态的数量和状态之间的转换保持不变。因此，状态图和真相表保持不变。因此，通过分析表II可以通过分析表II来到达输入比特的驱动，以找到输出比特切换所需的条件。
从表中可以看出，位Q0.需要切换输入时钟脉冲上的每一个正边缘过渡。因此输入引脚D0.就是要被赶得高。然而一些问1只有在位q时才需要运输0.为1，用表II中的蓝色箭头表示。这可以通过连接Q来实现0.作为FF2的输入。此外，我们还注意到Q2只有当两个Q1和问0.如表二中绿色箭头所示。为了达到这个条件，需要使用两个输入和门由比特Q驱动0.和问1。这是由于当所有输入都高时，且门的输出才能高。现在，图6所示的计数器用作每个输入时钟脉冲的0到7递增0到7。
通常，在N比特同步上计数器中，LSB需要在输入时钟脉冲上的每个正边缘过渡切换;下一个更高的位只有在其前面的位（= LSB）高时才改变其状态;如果其上一位的两位高等，则下一个更高的位仅传输。因此，在同步计数器的情况下，触发器才能仅在所有上一触发器的输出高时改变它们的状态。为了实现这一目标，必须将输出和栅极连接到驱动每个触发器的输入引脚。在每个阶段进一步，这些和栅极都需要逻辑上'和'所有上一个的输出位人字拖。
除每个时钟脉冲的计数顺序由高到低递减1外，下行计数器的工作原理与上行计数器几乎相同。或者，3位计数器从7(111)计数到0(000)，而不是从0计数到7。因此，在异步计数器的情况下，必须考虑输出位从0到1的转换，而不是从1到0。类似地，同步计数器和门被用于逻辑上的“和”
比特而不是q位。
除了基本的上升和下降计数器，其他特殊类型的计数器也存在，如戒指柜台那约翰逊计数器、十进制计数器、Mod-N计数器等。此外，对拟议的柜台设计的轻微修改将产生类似的变化
- 添加控制线以选择向上或向下计数导致实现上/下计数器，
- 使用清除和预设引脚的触发器允许为计数器设置初始状态
- 添加合适的逻辑导致在2之前打破计数序列N状态已经过去，即，一个3位计数器可以只计数到5，并可以重复序列(Mod-6计数器)。然而，需要注意的是，尽管每种方法的设计都有一定的不同，但它们背后的基本工作原理是相同的。
